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화웨이 “ASML 없이 1.4nm by 2031” — 부풀린 마케팅인가 진짜 돌파인가
최종 판정
마케팅 70% / 진짜 기술 30%. “1.4nm” 은 process node 가 아니라 hybrid bonding 으로 만든 equivalent density 마케팅 라벨. 화웨이는 여전히 SMIC 7nm 에 정체되어 있고, 5nm 시도는 수율 미달로 상업화 실패. 다만 LogicFolding 자체는 design-level 3D stack 으로서 기술적 의미가 0은 아니며, TSMC SoIC / Intel Foveros 와 동일 카테고리에 진입한 시그널 정도로 봐야 함.
핵심 지표 한 줄 평가
- 발표 본문에서 무엇이 팩트이고 무엇이 라벨인가
- SMIC 양산 현실 — Kirin 9020/9030 분해 데이터
- LogicFolding vs TSMC SoIC / Intel Foveros — 무엇이 진짜 다른가
- “1.4nm-class” 의 정의 — process node 와 density equivalent 의 차이
- LDP EUV 격차 — 50W vs 250W 의 의미
- 전문가 비판 인용 (Ian Cutress · The Register · SemiWiki)
- ASML 보유자 관점 결론
1. 발표 본문 vs 라벨 — 팩트 분리
✓ 검증된 팩트
- τ Scaling Law 기반 칩 381 개 양산 누적 (Huawei 공식 발표)
- Fall 2026 Kirin 에 LogicFolding 첫 적용 예정
- Ascend 990 AI accelerator 2030 양산 목표
- 2026 Kirin 트랜지스터 밀도 238 MTr/mm² 주장 (TSMC 3nm 수준)
- SMIC N+3 가 Kirin 9030 에 사용됨 — 5nm equivalent 향해 진행 중
✕ 부풀린 / 미검증
- “1.4nm” — process node 아닌 density label
- 2031 일정 — 6년 약속, 검증 수단 없음
- 독립 벤치마크·외부 측정 일체 미공개
- “Tau Law” — Moore 의 법칙 대체라는 과장된 명명
- 238 MTr/mm² 수치도 자체 측정·정의 기반
2. SMIC 양산 현실 — 분해 데이터 기준
화웨이 발표가 가장 약한 지점은 지금 당장의 양산 노드다. TechInsights 가 실제 칩을 분해해 확인한 결과:
| 칩 | 공정 | 출시 | 비고 |
|---|---|---|---|
| Kirin 9000s | SMIC 7nm (N+2) | 2023 Q3 | Mate 60 Pro. 7nm-class 입증 |
| Kirin 9020 | SMIC 7nm (N+2) | 2024 말 | die 15% 확대, 노드 정체 — 캐시로 성능 보충 |
| Kirin 9030 | SMIC N+3 | 2026 초 | 5nm equivalent 향해 밀도 개선, 진짜 5nm 미달 |
| SMIC 5nm 시도 | — | — | 수율 상업성 미달 — 양산 불가 판정 |
왜 5nm 가 막혔나
SMIC 는 DUV multi-patterning 으로 7nm 까지 짜냈지만, 5nm 부터는 EUV 없이 다중 패터닝 비용·결함률이 기하급수적으로 증가. Apple/Qualcomm 이 2026 년에 이미 2nm 양산 진입한 상태에서, 화웨이는 두 세대 이상 뒤처져 있다. 이 상황에서 “6년 뒤 1.4nm 동급” 을 약속한 것이다.
3. LogicFolding vs SoIC / Foveros — 무엇이 진짜 다른가
| 기술 | 적층 단위 | 적층 시점 | 양산 상태 |
|---|---|---|---|
| TSMC SoIC | functional die (CPU/SRAM 등) | 패키지 단계 | 양산 중 NVIDIA, AMD 사용 |
| Intel Foveros Direct | functional die | 패키지 단계 | 양산 진입 18A 노드와 함께 |
| Samsung X-Cube | functional die | 패키지 단계 | 선별 적용 |
| Huawei LogicFolding | gate / flip-flop level | 설계 단계 | Fall 2026 첫 적용 |
차별점 (있다)
LogicFolding 은 동일한 기능 블록을 더 작은 단위(gate, flip-flop)로 쪼개 적층한다는 점에서 기존 chip-on-chip 적층과 다르다. 임계 경로(critical path) 의 wire delay 를 줄여 동일 process node 에서도 면적·지연을 개선하는 게 목적.
그러나 한계 (크다)
- 열 관리 — 활성 layer 가 늘수록 열 dissipation 지수적으로 어려워짐. 모바일/AI 가속기 모두 발열 한계 직격
- defect 누적 — 한 layer 결함 시 전체 die 폐기. yield 곱셈 효과로 단가 폭증
- EDA 한계 — gate-level 3D 적층은 표준 EDA tool 미흡, 화웨이 자체 toolchain 의존 → 일반 fab 으로 확장 불가
- 검증 부재 — TSMC SoIC 는 NVIDIA Blackwell 등 실제 양산 칩으로 검증, LogicFolding 은 미적용
4. “1.4nm-class” 의 정의 — 가장 큰 마케팅 트릭
이 발표에서 가장 오해받기 쉬운 부분이다. 화웨이가 말한 “1.4nm-class” 는 다음 중 어느 것일까?
| 구분 | 의미 | 화웨이 주장 해당 여부 |
|---|---|---|
| (a) Process node — 실제 transistor 치수 | TSMC 1.4nm A14 같은 공정 노드 | 아님 — SMIC 는 7nm 정체 |
| (b) Equivalent transistor density | MTr/mm² 기준으로 동급 수치 | 자칭 해당 — 3D 적층으로 area 절반화 |
| (c) Performance/power equivalence | 같은 워크로드에서 비슷한 PPA | 미공개 — 벤치마크 0 |
즉 화웨이는 (b) 만 주장하고 있고, 그것조차 자체 정의·자체 측정 기준이다. “나는 7nm 트랜지스터를 2층 쌓으면 면적이 반이 되니까 밀도가 2배다” 라는 논리 — 수학적으로는 맞지만, 이게 진짜 1.4nm 공정과 동등한가는 별개 문제다 (성능, 발열, 단가, 수율 모두 다름).
Modern process-node labels are no longer literal descriptions of transistor dimensions. Huawei is using equivalence language to move the scaling argument from gate geometry to timing and system-level efficiency — but it does not mean China has solved leading-edge lithography. — SemiWiki forum analysis, 2026-05
5. LDP EUV 격차 — 별도 트랙
화웨이는 LogicFolding 외에도 자체 EUV (LDP 방식)를 Dongguan 시설에서 시험 가동 중이다. 그러나 양산 진입에는 큰 격차가 남아 있다.
| 지표 | 현재 (Huawei LDP) | 상업 요구치 (ASML LPP) |
|---|---|---|
| 광원 출력 | 50–100W | 최소 250W (실제 ASML 350W+) |
| 광원 효율 | 3.42% (Harbin 공대) | 업계 top tier 근접 |
| 다층 거울 (MLM) | 병목 | Zeiss 독점급 |
| 포토마스크·레지스트 | 병목 | TEL/JSR/Shin-Etsu 등 일본 |
| 양산 목표 | 2026 (선언) | — |
출력 부족만으로도 3~5배 격차. 광원만 해결되어도 MLM·포토마스크·레지스트가 줄줄이 병목이다. Tsinghua 의 SSMB (synchrotron 기반 EUV) 는 더 급진적이지만 prototype 단계. 2026 mass production 목표는 trial production 수준에 가깝게 봐야 함.
6. 전문가 비판 인용
“Huawei 의 발표는 큰 돌파처럼 보이지 않는다. 다른 모든 회사가 어차피 하고 있는 것 (3D stacking) 이다. 화웨이는 lithography 를 scale 할 수 없으니 다른 길을 찾을 수밖에 없는 상황.” — Ian Cutress, 반도체 분석가 (전 AnandTech), 2026-05
“Huawei’s chip law looks less like Moore and more like marketing.” — The Register, 2026-05-26
“Huawei is stuck on 7nm, and they're hybrid-bonding logic dies on top of each other, so projected area halves and equivalent density rises. The 1.4nm claim is not a statement that China has solved leading-edge photolithography.” — SemiWiki forum, 산업 분석가
7. ASML 보유자 관점 — 재정리된 결론
- 단기 (1년) — 영향 없음. 중국은 DUV immersion (특히 NXT:2000i, 2100i) 계속 구매중. ASML 中 매출 비중 ~30% 유지. LogicFolding 양산도 SMIC 7nm 위에서 일어남 → DUV 수요 오히려 늘 가능성
- 중기 (2~4년) — Huawei LDP EUV 양산 성공 시 트레일링 노드 일부 잠식. 단 출력·MLM·레지스트 모두 풀려야 가능, 현실적 확률 낮음. High-NA EUV (EXE:5200B) 는 여전히 ASML 독점
- 장기 실질 변수 — 화웨이가 아니라 미국 추가 제재. DUV immersion 까지 차단되면 ASML 中 매출 직접 증발. 이게 LogicFolding 발표보다 주가에 100배 큰 영향
- 판단 — 이번 발표만으로 포지션 조정 근거 없음. 오히려 단기 sentiment 하락으로 매수 기회일 수 있음. 진짜 모니터링 대상은 (1) 美 신규 수출통제 발표 (2) ASML Q2 中 매출 비중 (3) SMIC 5nm 양산 성공 여부
8. 한 줄 정리
“1.4nm 달성” 헤드라인은 마케팅이고, “EUV 없이도 간다” 메시지는 정치적 시그널이며, 진짜 기술 콘텐츠는 “TSMC 가 이미 양산 중인 3D 적층을 우리도 한다” 정도다. 6년 약속을 지금 검증할 방법이 없고, 검증되지 않은 발표만으로 시장이 흔들린다면 그게 매수 기회다. ASML 포지션은 화웨이가 아니라 미국 정책 을 보고 판단하는 게 정확하다.